Independientemente de como se diseñe un comparador de igualdad de 3 bits, ya sea con tabla de verdad, ecuaciones Booleanas o editor esquemático dibujando las compuertas lógicas, al crearse el Mapa de Fusibles para la GAL, el ispLEVER cuando efectúa la compilación, presenta junto al Reporte de Configuración de Pines del CHIP, las 2 ecuaciones reducidas para las salidas del comparador, tal como se presenta en la siguiente imágen:
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| ¿COMO SE PUEDE VERIFICAR QUE LAS 2 ECUACIONES BOOLEANAS MOSTRADAS POR EL ispLEVER CORRESPONDEN A UN COMPARADOR DE 3 BITS ? ¿ CUAL SERÍA EL ESQUEMÁTICO REDUCIDO SI SE ELABORA EL COMPARADOR DE 3 BITS CON GRÁFICO DE COMPUERTAS LÓGICAS ? TEMÁTICA PARA ANALIZAR EN LA CLASE DEL VIERNES 16 DE MARZO. |
