a) La entrada CLR, activa con nivel ALTO, permite resetear el circuito secuencial, que es un contador binario asíncrono descendente de 3 bits.
b) El bloque Clk1Hz es un divisor de frecuencia que tiene como entrada el reloj a cristal de 50 Mhz disponible en la tarjeta Basys 2 y como salida 1 Hz. Es imposible crearlo esquemáticamente. Sólo puede realizarse a través de un lenguaje HDL, como VHDL o Verilog.
c) Las ondas deben indicar un contador descendente, que con CLR =1, inicia en 0, y si CLR = 0, cada pulso de subida de reloj cambian en decimal a 6, 5,4,3,2,1,0, 7,6,5,4,3,2,1,0,7,6,5,4,3,2,1,0,...
d) La secuencia que se presenta al ojo humano aparenta un conteo tal como se indicó anteriormente. Sin embargo, debido a los retardos en cascada en los flip-flops, sucede un conteo incorrecto, el cual se evidencia al cambiar los 3 bits, por ejemplo, cuando cambia del 0 al 7, o del 4 al 3.
Veamos el cambio del contador del 0 al 7, cuando comienza a descender:
2. a)
b) Mapas de Karnaugh y Ecuaciones de entrada de los Flip-flops:
D ( Q2) = Q1 Q0 + Q2 Q0'
D(Q1) = Q2' Q1' Q0 + Q1 Q0'
D(Q0) = Q0'
c) Circuito lógico:
Ejercicios prácticos con la terjeta Basys2:
Implementar en esquemático cada uno de los dos contadores y verificar su comportamiento.Es indispensable el divisor de frecuencia que a partir del cristal de 50 Mhz genere la frecuencia de 1 Hz.
